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삼성전자, ‘12단 3D-TSV 패키징’ 개발

기사승인 2019.10.07  09:28:22

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- 기존 8단과 동일한 두께로 D램칩 12단 적층

삼성전자가 ‘12단 3D-TSV(3차원 실리콘 관통전극, 3D Through Silicon Via)’ 기술을 개발했다고 7일 밝혔다. 
 
‘12단 3D-TSV’는 기존 금선(와이어)을 이용해 칩을 연결하는 대신 반도체 칩 상단과 하단에 머리카락 굵기의 1/20 수준인 수 마이크로미터 직경의 전자 이동 통로(TSV) 6만개를 만들어 오차 없이 연결하는 첨단 패키징 기술이다.
 
이 기술은 종이(100㎛)의 절반 이하 두께로 가공한 D램 칩 12개를 적층해 수직으로 연결하는 고도의 정밀성이 필요해 반도체 패키징 기술 중 가장 난이도가 높다. 

‘3D-TSV’는 기존 와이어 본딩(Wire Bonding) 기술보다 칩들 간 신호를 주고받는 시간이 짧아져 속도와 소비전력을 개선할 수 있는 점이 특징이다.<그림 ‘3D-TSV와 와이어 본딩 비교’ 참조>

   
▲ 그림 ‘3D-TSV와 와이어 본딩 비교’(출처 : 삼성전자 제공)

삼성전자는 기존 8단 적층 HBM2 제품과 동일한 패키지 두께(720㎛, 업계 표준)를 유지하면서도 12개의 D램 칩을 적층, 기업은 별도의 시스템 디자인 변경 없이 보다 높은 성능의 차세대 고용량 제품을 출시할 수 있다.
 
또한 고대역폭 메모리에 ‘12단 3D-TSV’ 기술을 적용해 기존 8단에서 12단으로 높여 용량을 1.5배 증가시킬 수 있다.
 
이 기술에 최신 16Gb D램 칩을 적용하면, 24GB HBM(고대역폭 메모리, High Bandwidth Memory) 제품도 구현할 수 있다. 

이는 현재 주력으로 양산 중인 8단 8GB 제품보다 3배 늘어난 용량이다.
 
백홍주 삼성전자 DS부문 TSP총괄 부사장은 “인공지능, 자율주행, HPC(High-Performance Computing) 등 다양한 응용처에서 고성능을 구현할 수 있는 최첨단 패키징 기술이 날로 중요해지고 있다”며 “기술의 한계를 극복한 ‘12단 3D-TSV 기술’로 반도체 패키징 분야에서도 초격차 기술 리더십을 이어가겠다”고 말했다.
 
<김동기 기자>kdk@bikorea.net

김동기 기자 kdk@bikorea.net

<저작권자 © BIkorea 무단전재 및 재배포금지>
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